|
|
|
|
| LEADER |
04337nam a2200289 u 4500 |
| 001 |
10107185 |
| 003 |
upatras |
| 005 |
20210506131540.0 |
| 008 |
060104s gre |
| 040 |
|
|
|a Ινστιτούτο Τεχνολογίας Υπολογιστών
|c Ινστιτούτο Τεχνολογίας Υπολογιστών
|
| 040 |
|
|
|a XX-XxUND
|c Ινστιτούτο Τεχνολογίας Υπολογιστών
|
| 245 |
1 |
0 |
|a Σχεδίαση του αθροιστή module 2(8) - 1 με χρήση της τεχνικής Wave Pipeline
|b Διπλωματική εργασία. Πανεπιστήμιο Πατρών [Πολυτεχνική Σχολή]. Σχολή Μηχανικών Ηλεκτρονικών Υπολογιστών & Πληροφορικής. Τομέας Υλικού και Αρχιτεκτονικής Υπολογιστών
|c Πολυχρόνης Γ. Καρποδίνης; Δημήτρης Νικολός επιβλέπων καθηγητής
|
| 260 |
|
|
|a Πάτρα
|b Πανεπιστήμιο Πατρών. Τμήμα ΤΜΗΥΠ
|c 2003
|
| 300 |
|
|
|a 96σ.
|b σχημ., πιν.
|
| 504 |
|
|
|a Αναφορές : σσ 95 -96
|
| 505 |
1 |
|
|a Περίληψη
|a 1. Συχνότητα Λειτουργίας Ψηφιακών Κυκλωμάτων
|a 2. Conventional Pipelining
|a 3. Wave Pipelining
|a 3.1 Εισαγωγή
|a 3.2 Χρονισμός Wave Pipelined Κυκλωμάτων
|a 3.2.1 Register Constraints
|a 3.2.2 Internal Node Constraints
|a 3.3 Σχεδιασμός Wave Pipelined Κυκλωμάτων
|a 3.3.1 Rough Tuning
|a 3.3.2 Fine Tuning
|a 3.3.3 Συμπεράσματα για τη χρήση της τεχνικής Wave Pipeline
|a 4. ΘΕΜΑΤΑ ΣΧΕΔΙΑΣΜΟΥ VLSI ΚΑΙ WAVE PIPELINING
|a 4.1 Χαρακτηριστικά Μεταγωγής του CMOS Αντιστροφέα
|a 4.1.1 Χρόνος καθόδου
|a 4.1.2 Χρόνος ανόδου
|a 4.1.3 Χρόνος καθυστέρησης διάδοσης
|a 4.2 Χαρακτηριστικά Μεταγωγής Σύνθετων CMOS Πυλών
|a 4.3 Χρονική Βελτιστοποίηση CMOS Κυκλωμάτων
|a 4.4 Παράγοντες που Επηρεάζουν τους Χρόνους Μεταγωγής
|a 4.4.1 Δεδομένα εισόδου
|a 4.4.2 Φαινόμενα σύζευξης χωρητικοτήτων
|a 4.4.3 Μεταβολές στις παραμέτρους κατασκευής
|a 4.4.4 Μεταβολές της θερμοκρασίας και τάσης τροφοδοσίας
|a 5. CMOS ΥΛΟΠΟΙΗΣΗ WAVE PIPELINED ΚΥΚΛΩΜΑΤΩΝ
|a 5.1 Εξισορρόπιση των Χρόνων Μεταγωγής Απλών Πυλών
|a 5.1.1 Σχεδίαση balanced αντιστροφέα
|a 5.1.2 Σχεδίαση balanced NAND πυλών
|a 5.1.3 Σχεδίαση balanced NOR πυλών
|a 5.2 ΕΞΙΣΟΡΡΟΠΗΣΗ ΤΩΝ ΧΡΟΝΩΝ ΜΕΤΑΓΩΓΗΣ ΣΥΝΘΕΤΩΝ ΠΥΛΩΝ
|a 5.2.1 Full - custom σχεδίαση σύνθετων balanced πυλών
|a 5.2.2 Σχεδίαση σύνθετων πθλών με χρήση απλών balanced πυλών
|a 5.3 ΤΕΧΝΙΚΕΣ ΣΧΕΔΙΑΣΗΣ ΣΕ ΕΠΙΠΕΔΟ ΚΥΚΛΩΜΑΤΟΣ
|a 5.4 GLITCHES KAI WAVE PIPELINING
|a 6. MODULE 2(8) - 1 WAVE PIPELINED ADDER
|a 6.1Module 2(8) - 1 Adder
|a 6.2 Wave Pipelined Υλιποίηση του Module 2(8) - Adder
|a 6.2.1 Επίπεδο λευκών box
|a 6.2.2 1o επίπεδο μαύρων κύκλων
|a 6.2.3 2ο επίπεδο μαύρων κύκλων
|a 6.2.4 3ο επίπεδο μαύρων κύκλων
|a 6.2.5 Επίπεδο ρόμβων
|a 6.3 ΚΑΘΟΡΙΣΜΟΣ ΤΗΣ ΣΥΧΝΟΤΗΤΑΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ ΑΘΡΟΙΣΤΗ
|a REFERENCES
|
| 650 |
|
4 |
|a Πτυχιακή Εργασία
|9 125162
|
| 650 |
|
4 |
|a ΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ 2003
|9 127182
|
| 650 |
|
4 |
|a Ολοκληρωμένα κυκλώματα
|x Ολοκλήρωση πολύ μεγάλης κλίμακας
|x Σχέδιο και κατασκευή
|9 128203
|
| 650 |
|
4 |
|a Ψηφιακά ηλεκτρονικά
|9 1694
|
| 650 |
|
4 |
|a CMOS CIRCUITS
|9 127742
|
| 700 |
1 |
|
|a ΚΑΡΠΟΔΙΝΗΣ, ΠΟΛΥΧΡΟΝΗΣ Γ.
|4 aut
|9 128205
|
| 700 |
1 |
|
|a Νικολός, Δ.
|9 118477
|
| 852 |
|
|
|a GR-PaULI
|b ΠΑΤΡΑ
|b ΤΜΗΥΠ
|t 1
|
| 942 |
|
|
|2 ddc
|
| 952 |
|
|
|0 0
|1 0
|4 0
|7 0
|9 142765
|a CEID
|b CEID
|d 2016-04-24
|l 0
|r 2016-04-24 00:00:00
|t 1
|w 2016-04-24
|
| 999 |
|
|
|c 93373
|d 93373
|
